华为首次详解麒麟9050逻辑折叠：晶体管密度提升53.5%，下一代已就绪

10月13日，华为在上海练秋湖研发中心举行麒麟媒体沟通会，首次系统披露麒麟9050系列背后的逻辑折叠技术。华为半导体业务、无线终端芯片产品管理部部长徐松余介绍，该技术在麒麟9050系列上首次实现量产落地，系列芯片晶体管密度提升53.5%，混合键合数量超过5000万，有效信号互连超过500万。

所谓逻辑折叠，是在工艺逼近物理极限、几何缩微收益递减的背景下，华为以时间缩微替代路径给出的答案：它并非简单堆叠多颗芯片，而是在设计之初以三维视角进行系统设计，将逻辑电路分布在更适合的位置，把多颗DIE作为一颗完整芯片协同设计，从而缩短信号走线、提升晶体管密度。徐松余称，全球半导体产业几何缩微挑战越来越大、收益越来越小，华为的创新焦点已由此转向时间缩微。

量产指标方面，麒麟9050 Pro的CPU多核性能提升23%、大核能效提升41%，新一代达芬奇架构NPU性能提升140%、功耗降低66%；麒麟9050系列可在新增占用2.5GB内存的情况下流畅运行30B MoE端侧大模型，大模型加载性能提升25%，较上一代节省75%内存占用。其混合键合间距目前为1.5微米，华为计划在2027年缩小至1微米，以支持更高密度互联与更多电路模块折叠。

徐松余透露，下一代麒麟2027芯片已经就绪，现阶段各项测试结果均达到预期，更远的芯片已在规划和设计中。他也坦言，该技术路线后续仍有工具链与方法论、工艺差异补偿、跨层互联开销优化、功耗控制、基准测试标准等难题待攻克，呼吁产业界与学术界开放合作。

背景上，麒麟芯片于2023年8月回归，三年来基于麒麟芯片的华为终端产品累计发货量已突破1亿台。在国内手机市场出货下行、零部件成本抬升的环境下，芯片已成为华为巩固高端市场技术主动权的关键底气。